第 2 章：开发环境搭建与第一个 Verilog 程序¶

// and_gate.v —— 二输入与门
module and_gate (
    input  wire a,    // 输入端口 a（1 位宽）
    input  wire b,    // 输入端口 b（1 位宽）
    output wire y     // 输出端口 y（1 位宽）
);

    // assign 语句：建立持续的连接关系
    // y 始终等于 a & b，当 a 或 b 变化时 y 自动更新
    assign y = a & b;

endmodule

// and_gate_tb.v —— 与门测试平台
`timescale 1ns / 1ps    // 时间单位：1ns，仿真精度：1ps

module and_gate_tb;

    // 声明测试用的信号
    reg  a;    // reg 类型：用于在测试平台中驱动信号
    reg  b;
    wire y;    // wire 类型：用于接收被测模块的输出

    // 实例化被测模块（将测试信号连接到被测模块的端口）
    and_gate uut (
        .a(a),   // 将测试信号 a 连接到模块端口 a
        .b(b),   // 将测试信号 b 连接到模块端口 b
        .y(y)    // 将模块端口 y 连接到测试信号 y
    );

    // 初始块：定义测试激励（输入信号的波形）
    initial begin
        // 生成 VCD 文件用于 GTKWave 查看波形
        $dumpfile("and_gate_tb.vcd");
        $dumpvars(0, and_gate_tb);

        // 测试用例 1：a=0, b=0 → 期望 y=0
        a = 0; b = 0;
        #10;    // 等待 10 个时间单位（10ns）

        // 测试用例 2：a=0, b=1 → 期望 y=0
        a = 0; b = 1;
        #10;

        // 测试用例 3：a=1, b=0 → 期望 y=0
        a = 1; b = 0;
        #10;

        // 测试用例 4：a=1, b=1 → 期望 y=1
        a = 1; b = 1;
        #10;

        // 仿真结束
        $finish;
    end

endmodule

`timescale 1ns / 1ps

module [被测模块名]_tb;

    // 1. 信号声明
    reg  [输入信号];
    wire [输出信号];

    // 2. 实例化被测模块
    [模块名] uut (
        .端口1(信号1),
        .端口2(信号2),
        ...
    );

    // 3. 波形记录
    initial begin
        $dumpfile("[文件名].vcd");
        $dumpvars(0, [模块名]_tb);
    end

    // 4. 测试激励
    initial begin
        // 初始化
        [输入] = 初始值;
        #延时;

        // 测试用例1
        [输入] = 测试值;
        #延时;

        // 测试用例2
        ...

        $finish;
    end

endmodule